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matlab技巧的全部合集
资源介绍:
matlab技巧的全部合集
内容
1. Intel
®
Agilex
™
时钟和 PLL 概述.......................................................................................... 4
1.1. 时钟网络概述.......................................................................................................... 4
1.2. PLL 概述................................................................................................................4
2. Intel Agilex 时钟和 PLL 架构和功能特性................................................................................ 5
2.1. 时钟网络架构和功能特性............................................................................................ 5
2.1.1. 时钟网络架构.............................................................................................. 5
2.1.2. 时钟资源....................................................................................................7
2.1.3. 时钟控制功能.............................................................................................. 8
2.2. PLL 架构和功能特性................................................................................................ 10
2.2.1. PLL 功能特性.............................................................................................10
2.2.2. PLL 使用.................................................................................................. 11
2.2.3. PLL 位置.................................................................................................. 12
2.2.4. PLL 架构.................................................................................................. 12
2.2.5. PLL 控制信号.............................................................................................13
2.2.6. PLL 反馈模式.............................................................................................14
2.2.7. 时钟乘法和除法..........................................................................................18
2.2.8. 可编程相移............................................................................................... 19
2.2.9. 可编程占空比............................................................................................ 19
2.2.10. PLL 级联................................................................................................ 19
2.2.11. PLL 输入时钟切换..................................................................................... 20
2.2.12. PLL 重配置和动态相移................................................................................24
2.2.13. PLL 校准................................................................................................ 24
3. Intel Agilex 时钟和 PLL 设计考量....................................................................................... 26
3.1. 指南：时钟切换......................................................................................................26
3.2. 指南：时序收敛......................................................................................................27
3.3. 指南：复位 PLL......................................................................................................27
3.4. 指南：配置约束......................................................................................................27
3.5. 指南：I/O PLL 重配置............................................................................................. 27
3.6. 时钟约束..............................................................................................................28
3.7. IP 核约束............................................................................................................. 28
3.8. 指南：使用从 LVDS SERDES Intel FPGA IP 来的 tx_outclk 端口，实现 f
OUT_EXT
≥ 300
Mhz 的 5%占空比................................................................................................28
4. Clock Control Intel FPGA IP 核...................................................................................... 29
4.1. Clock Control Intel FPGA IP 的发布信息....................................................................29
4.2. Clock Control IP 核参数.........................................................................................29
4.3. Clock Control IP 核端口和信号.................................................................................30
5. IOPLL Intel FPGA IP 核................................................................................................. 31
5.1. IOPLL Intel FPGA IP 的发布信息.............................................................................. 31
5.2. .mif 文件生成........................................................................................................31
5.2.1. 生成一个新的.mif 文件................................................................................. 32
5.2.2. 对现有.mif 文件添加配置.............................................................................. 32
5.3. IP-XACT 文件生成.................................................................................................. 32
内容
Intel
®
Agilex
™
时钟和 PLL 用户指南
发送反馈
2
5.3.1. 生成一个新的 IP-XACT 文件.......................................................................... 32
5.4. IOPLL IP 核参数................................................................................................... 32
5.4.1. IOPLL IP 核参数：PLL 选项卡.......................................................................33
5.4.2. IOPLL IP 核参数：Settings 选项卡................................................................ 35
5.4.3. IOPLL IP 核参数：Cascading 选项卡..............................................................36
5.4.4. IOPLL IP 核参数 - Dynamic Reconfiguration 选项卡.........................................36
5.4.5. IOPLL IP 核参数 - Advanced Parameters 选项卡............................................. 37
5.5. IOPLL IP 核端口和信号........................................................................................... 37
6. Intel FPGA IP 核............................................................................................................39
6.1. IOPLL Reconfig Intel FPGA IP 的发布信息................................................................. 39
6.2. 实现 IOPLL Reconfig IP 核中的 I/O PLL 重配置............................................................. 40
6.2.1. IOPLL 与 IOPLL Reconfig IP 核之间的连接...................................................... 40
6.2.2. 连接 IOPLL 和 IOPLL Reconfig IP 核...............................................................40
6.3. IOPLL Reconfig IP 核重配置模式.............................................................................. 41
6.3.1. .mif 流重配置............................................................................................41
6.3.2. 高级模式重配置..........................................................................................42
6.3.3. 时钟门控重新配置....................................................................................... 43
6.3.4. 动态相移重配置..........................................................................................43
6.4. IOPLL Reconfig IP 核中的 Avalon Memory-Mapped Interface 端口................................. 43
6.5. 地址总线核数据总线设置...........................................................................................44
6.5.1. 高级模式重配置的地址总线和数据总线设置.........................................................44
6.5.2. 针对时钟门控重配置的输出时钟和相应数据位设置................................................ 50
6.5.3. 针对 IOPLL Reconfig IP 核动态相移的数据总线设置.............................................51
6.6. 设计实例..............................................................................................................51
6.6.1. 重配置选项：使用 IOPLL Reconfig IP 核的.mif 流重配置...................................... 52
6.6.2. 重配置选项：使用 IOPLL Reconfig IP 核的高级模式重配置和重新校准.......................52
6.6.3. 重配置选项：使用 IOPLL Reconfig IP 核的时钟门控重配置.................................... 53
7. Intel Agilex 时钟和 PLL 用户指南存档................................................................................. 54
8. Intel Agilex 时钟和 PLL 用户指南文档修订历史...................................................................... 55
内容
发送反馈
Intel
®
Agilex
™
时钟和 PLL 用户指南
3
1. Intel
®
Agilex
™
时钟和 PLL 概述
1.1. 时钟网络概述
Intel
®
Agilex
™
器件包含将信号分布到整个架构的专用资源。通常，这些资源用于时钟信号，也可
以用于那些要求低偏移的其他信号。在 Intel Agilex 器件中，这些资源作为可编程的时钟布线实
现，并允许用于各种规模的低偏移时钟树的实现。
相关链接
使用全局时钟网络资源，Intel Quartus
®
Prime Pro Edition 用户指南：设计建议
提供有关 Intel Quartus
®
Prime 软件中时钟分配的更多信息。
1.2. PLL 概述
锁相环（PLL）对器件时钟管理、外部系统时钟管理以及高速 I/O 接口提供强健的时钟管理与综合。
Intel Agilex 器件系列包含以下 I/O PLL 用于内核应用程序。I/O PLL 只能用作整数 PLL。
• Fabric-feeding I/O PLLs—有 3 个 C 计数器输出可用，不支持 PLL 级联。
• I/O bank I/O PLLs—有 7 个 C 计数器输出可用，不支持 PLL 级联
I/O PLL 在与 I/O Bank 中的硬存储控制器和 LVDS 串化器/解串器 (SERDES) 块相邻的位置。每
个 I/O bank 包含 2 个 I/O bank I/O PLL 和一个架构馈给 I/O PLL。
683761 | 2021.12.13
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英特尔公司。保留所有权利。英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。依照英特尔的标准保证条
例，英特尔保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。英特尔概
不承担因应用或使用本文中描述的任何信息、产品或服务而产生的任何责任和义务，除非得到英特尔书面上的明确同意。建议英
特尔客户在信赖任何已发布的信息之前以及下单订购产品或服务之前，应先获取最新版本的器件规格。
*其他的名称和品牌可能是其他所有者的资产。
ISO
9001:2015
Registered
2. Intel Agilex 时钟和 PLL 架构和功能特性
2.1. 时钟网络架构和功能特性
2.1.1. 时钟网络架构
每个 Intel Agilex 器件被分成一些大小均匀的时钟区域（clock sector）。
图 1.
Intel Agilex 器件的时钟区域(clock sector)平面图
该图显示 Intel Agilex 器件中的时钟区域示例， 其中的时钟区域以阵列实现—本示例中为 5 行和 6 列。I/O bank 位于 Intel
Agilex 器件的顶部和底部。
Clock Sector
I/O Bank行
I/O Bank行
2.1.1.1. 时钟网络层次
Intel Agilex 时钟网络以一个 3 级的层次组织而成。
图 2.
时钟网络层次
Programmable
Clock Routing
SCLK
632
32
Row Clock
First Level Second Level Third Level
Clock Source
683761 | 2021.12.13
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matlab技巧大全/inclk_switch/2.2.11. PLL输入时钟切换.mhtml 1.93MB
- matlab技巧大全/inclk_switch/QuartusPLL使用文档/
- matlab技巧大全/inclk_switch/quartus动态配置pll reconfig_quartus没有altpll-CSDN博客.mhtml 2.78MB
- matlab技巧大全/inclk_switch/ug-ag-clkpll-ch-683761-666922-zh-cn.pdf 722.42KB
- matlab技巧大全/inclk_switch/动态配置PLL：IOPLL Reconfig_pll配置-CSDN博客.mhtml 4.2MB
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- matlab技巧大全/inclk_switch/手动时钟切换后 PLL 输出时钟的频率会更改吗？.mhtml 1.91MB
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后端构建工具:Maven
前端构建工具:Vite
运行环境:Windows
Jdk版本:1.8
NodeJs版本:v16
数据库:mysql8
主要功能：前台功能:用户注册，用户登录，商品下单,商品支付(调用支付宝沙箱接口模拟支付)，个人信息修改等,后台功能:用户管理，订单管理，商品管理，评论管理，统计分析等
860662665747408所有整合1.zip
未提供数据库
使用框架有vue，elementUI ，jquery
huojiadc.zip
自用！！！
1.支持名称和带版本名称对象建模实例读取/新增/修改/删除/引用查询请求;
2.支持RestSharp请求建模实体Json或Entity对象提交数据建模;
3.支持ResultStatus获取后台建模服务执行成功状态和消息;
4.支持Field建模数据实例列表集合getSelectionValues(含继承Field);
二进制编译器
摘要
随着信息技术在管理上越来越深入而广泛的应用，管理信息系统的实施在技术上已逐步成熟。本文介绍了基于Spring Boot的宠物咖啡馆平台的设计与实现的开发全过程。通过分析基于Spring Boot的宠物咖啡馆平台的设计与实现管理的不足，创建了一个计算机管理基于Spring Boot的宠物咖啡馆平台的设计与实现的方案。文章介绍了基于Spring Boot的宠物咖啡馆平台的设计与实现的系统分析部分，包括可行性分析等，系统设计部分主要介绍了系统功能设计和数据库设计。
本基于Spring Boot的宠物咖啡馆平台的设计与实现有管理员和用户以及看护师三个角色。用户功能有个人中心，咖啡菜品管理，菜品订单管理，宠物信息管理，宠物体验管理，宠物订单管理，宠物寄养管理，健康状况管理，看护服务管理，周边商品管理，商品购买管理，我的收藏管理等。管理员功能有个人中心，用户管理，看护师管理，咖啡菜品管理，菜品类型管理，菜品订单管理，宠物信息管理，宠物体验管理，宠物订单管理，宠物寄养管理，健康状况管理，互动项目管理，看护服务管理，周边商品管理，商品类型管理，商品购买管理，商品入库管理，系统管理等。看护师功