首页 星云 工具 资源 星选 资讯 热门工具
:

PDF转图片 完全免费 小红书视频下载 无水印 抖音视频下载 无水印 数字星空

verilog-wishbone-master.zip

行业研究 101.09KB 12 需要积分: 1
立即下载

资源介绍:

verilog-wishbone-master.zip
# Verilog Wishbone Components Readme For more information and updates: http://alexforencich.com/wiki/en/verilog/wishbone/start GitHub repository: https://github.com/alexforencich/verilog-wishbone ## Introduction Collection of Wishbone bus components. Most components are fully parametrizable in interface widths. Includes full MyHDL testbench with intelligent bus cosimulation endpoints. ## Documentation ### arbiter module General-purpose parametrizable arbiter. Supports priority and round-robin arbitration. Supports blocking until request release or acknowledge. ### axis_wb_master module AXI Stream Wishbone master. Intended to be used to bridge a streaming or packet-based protocol (serial, ethernet, etc.) to a Wishbone bus. ### priority_encoder module Parametrizable priority encoder. ### wb_adapter module Width adapter module to bridge wishbone buses of differing widths. The module is parametrizable, but their are certain restrictions. First, the bus word widths must be identical (same data bus width per select line). Second, the bus widths must be related by an integer multiple (e.g. 2 words and 6 words, but not 4 words and 6 words). ### wb_arbiter_N module Parametrizable arbiter module to enable sharing between multiple masters. Can be generated with arbitrary port counts with wb_arbiter.py. ### wb_async_reg module Asynchronous register module for clock domain crossing with parametrizable data and address interface widths. Uses internal synchronization to pass wishbone bus cycles across clock domain boundaries. ### wb_dp_ram module Dual-port, dual-clock RAM with parametrizable data and address interface widths. ### wb_mux_N module Wishbone multiplexer with parametrizable data and address interface widths. Can be generated with arbitrary port counts with wb_mux.py. ### wb_ram module RAM with parametrizable data and address interface widths. ### wb_reg module Synchronous register with parametrizable data and address interface widths. Registers all wishbone signals. Used to improve timing for long routes. ### Source Files arbiter.v : General-purpose parametrizable arbiter axis_wb_master.v : AXI Stream Wishbone master priority_encoder.v : Parametrizable priority encoder wb_adapter.v : Parametrizable bus width adapter wb_arbiter.py : Arbiter generator wb_arbiter_2.py : 2 port WB arbiter wb_async_reg.v : Asynchronous register wb_dp_ram.v : Dual port RAM wb_mux.py : WB mux generator wb_mux_2.v : 2 port WB mux wb_ram.v : Single port RAM wb_reg.v : Register ## Testing Running the included testbenches requires MyHDL and Icarus Verilog. Make sure that myhdl.vpi is installed properly for cosimulation to work correctly. The testbenches can be run with a Python test runner like nose or py.test, or the individual test scripts can be run with python directly. ### Testbench Files tb/axis_ep.py : MyHDL AXI Stream endpoints tb/wb.py : MyHDL Wishbone master model and RAM model

资源文件列表:

verilog-wishbone-master.zip 大约有58个文件
  1. verilog-wishbone-master/
  2. verilog-wishbone-master/.gitignore 33B
  3. verilog-wishbone-master/.travis.yml 443B
  4. verilog-wishbone-master/AUTHORS 40B
  5. verilog-wishbone-master/COPYING 1.04KB
  6. verilog-wishbone-master/README 9B
  7. verilog-wishbone-master/README.md 3.14KB
  8. verilog-wishbone-master/rtl/
  9. verilog-wishbone-master/rtl/arbiter.v 4.87KB
  10. verilog-wishbone-master/rtl/axis_wb_master.v 21.63KB
  11. verilog-wishbone-master/rtl/priority_encoder.v 3.13KB
  12. verilog-wishbone-master/rtl/wb_adapter.v 14.17KB
  13. verilog-wishbone-master/rtl/wb_arbiter.py 5.95KB
  14. verilog-wishbone-master/rtl/wb_arbiter_2.v 5.49KB
  15. verilog-wishbone-master/rtl/wb_async_reg.v 7.61KB
  16. verilog-wishbone-master/rtl/wb_dp_ram.v 4.7KB
  17. verilog-wishbone-master/rtl/wb_mux.py 5.82KB
  18. verilog-wishbone-master/rtl/wb_mux_2.v 5.31KB
  19. verilog-wishbone-master/rtl/wb_ram.v 3.34KB
  20. verilog-wishbone-master/rtl/wb_reg.v 4.86KB
  21. verilog-wishbone-master/tb/
  22. verilog-wishbone-master/tb/axis_ep.py 17.2KB
  23. verilog-wishbone-master/tb/test_arbiter.py 4.24KB
  24. verilog-wishbone-master/tb/test_arbiter.v 2.21KB
  25. verilog-wishbone-master/tb/test_arbiter_rr.py 5.53KB
  26. verilog-wishbone-master/tb/test_arbiter_rr.v 2.22KB
  27. verilog-wishbone-master/tb/test_axis_wb_master_8_32.py 10.58KB
  28. verilog-wishbone-master/tb/test_axis_wb_master_8_32.v 4.1KB
  29. verilog-wishbone-master/tb/test_axis_wb_master_8_32_16.py 10.63KB
  30. verilog-wishbone-master/tb/test_axis_wb_master_8_32_16.v 4.09KB
  31. verilog-wishbone-master/tb/test_axis_wb_master_8_32_imp.py 10.41KB
  32. verilog-wishbone-master/tb/test_axis_wb_master_8_32_imp.v 4.11KB
  33. verilog-wishbone-master/tb/test_priority_encoder.py 3.27KB
  34. verilog-wishbone-master/tb/test_priority_encoder.v 2.01KB
  35. verilog-wishbone-master/tb/test_wb.py 8.05KB
  36. verilog-wishbone-master/tb/test_wb_16.py 8.05KB
  37. verilog-wishbone-master/tb/test_wb_adapter_16_32.py 6.6KB
  38. verilog-wishbone-master/tb/test_wb_adapter_16_32.v 3.27KB
  39. verilog-wishbone-master/tb/test_wb_adapter_32_16.py 6.6KB
  40. verilog-wishbone-master/tb/test_wb_adapter_32_16.v 3.27KB
  41. verilog-wishbone-master/tb/test_wb_adapter_32_8.py 6.6KB
  42. verilog-wishbone-master/tb/test_wb_adapter_32_8.v 3.26KB
  43. verilog-wishbone-master/tb/test_wb_adapter_8_32.py 6.6KB
  44. verilog-wishbone-master/tb/test_wb_adapter_8_32.v 3.26KB
  45. verilog-wishbone-master/tb/test_wb_arbiter_2.py 8.45KB
  46. verilog-wishbone-master/tb/test_wb_arbiter_2.v 4.02KB
  47. verilog-wishbone-master/tb/test_wb_async_reg.py 6.87KB
  48. verilog-wishbone-master/tb/test_wb_async_reg.v 3.22KB
  49. verilog-wishbone-master/tb/test_wb_dp_ram.py 7.37KB
  50. verilog-wishbone-master/tb/test_wb_dp_ram.v 2.77KB
  51. verilog-wishbone-master/tb/test_wb_mux_2.py 7.42KB
  52. verilog-wishbone-master/tb/test_wb_mux_2.v 4.38KB
  53. verilog-wishbone-master/tb/test_wb_ram.py 4.17KB
  54. verilog-wishbone-master/tb/test_wb_ram.v 2.1KB
  55. verilog-wishbone-master/tb/test_wb_ram_model.py 7.45KB
  56. verilog-wishbone-master/tb/test_wb_reg.py 6.48KB
  57. verilog-wishbone-master/tb/test_wb_reg.v 3.05KB
  58. verilog-wishbone-master/tb/wb.py 14.99KB
0评论
提交 加载更多评论
其他资源 Xpadder_V6.0.zip
Xpadder_V6.0.zip
帝国cms会员控制面板模板清爽蓝色版.zip
项目工程资源经过严格测试可直接运行成功且功能正常的情况才上传,可轻松copy复刻,拿到资料包后可轻松复现出一样的项目,本人系统开发经验充足(随意编程),有任何使用问题欢迎随时与我联系,我会及时为您解惑,提供帮助 【资源内容】:项目具体内容可查看/点击本页面下方的*资源详情*,包含完整源码+工程文件+说明(若有)等。【若无VIP,此资源可私信获取】 【本人专注IT领域】:有任何使用问题欢迎随时与我联系,我会及时解答,第一时间为您提供帮助 【附带帮助】:若还需要相关开发工具、学习资料等,我会提供帮助,提供资料,鼓励学习进步 【适合场景】:相关项目设计中,皆可应用在项目开发、毕业设计、课程设计、期末/期中/大作业、工程实训、大创等学科竞赛比赛、初期项目立项、学习/练手等方面中 可借鉴此优质项目实现复刻,也可基于此项目来扩展开发出更多功能 #注 1. 本资源仅用于开源学习和技术交流。不可商用等,一切后果由使用者承担 2. 部分字体及插图等来自网络,若是侵权请联系删除,本人不对所涉及的版权问题或内容负法律责任。收取的费用仅用于整理和收集资料耗费时间的酬劳 3. 积分资源不提供使用问题指导/解答
帝国CMS会员中心模板墨绿风格.zip
项目工程资源经过严格测试可直接运行成功且功能正常的情况才上传,可轻松copy复刻,拿到资料包后可轻松复现出一样的项目,本人系统开发经验充足(随意编程),有任何使用问题欢迎随时与我联系,我会及时为您解惑,提供帮助 【资源内容】:项目具体内容可查看/点击本页面下方的*资源详情*,包含完整源码+工程文件+说明(若有)等。【若无VIP,此资源可私信获取】 【本人专注IT领域】:有任何使用问题欢迎随时与我联系,我会及时解答,第一时间为您提供帮助 【附带帮助】:若还需要相关开发工具、学习资料等,我会提供帮助,提供资料,鼓励学习进步 【适合场景】:相关项目设计中,皆可应用在项目开发、毕业设计、课程设计、期末/期中/大作业、工程实训、大创等学科竞赛比赛、初期项目立项、学习/练手等方面中 可借鉴此优质项目实现复刻,也可基于此项目来扩展开发出更多功能 #注 1. 本资源仅用于开源学习和技术交流。不可商用等,一切后果由使用者承担 2. 部分字体及插图等来自网络,若是侵权请联系删除,本人不对所涉及的版权问题或内容负法律责任。收取的费用仅用于整理和收集资料耗费时间的酬劳 3. 积分资源不提供使用问题指导/解答
帝国CMS模板7.0会员控制面板模板GBK,UTF8双版本.zip
项目工程资源经过严格测试可直接运行成功且功能正常的情况才上传,可轻松copy复刻,拿到资料包后可轻松复现出一样的项目,本人系统开发经验充足(随意编程),有任何使用问题欢迎随时与我联系,我会及时为您解惑,提供帮助 【资源内容】:项目具体内容可查看/点击本页面下方的*资源详情*,包含完整源码+工程文件+说明(若有)等。【若无VIP,此资源可私信获取】 【本人专注IT领域】:有任何使用问题欢迎随时与我联系,我会及时解答,第一时间为您提供帮助 【附带帮助】:若还需要相关开发工具、学习资料等,我会提供帮助,提供资料,鼓励学习进步 【适合场景】:相关项目设计中,皆可应用在项目开发、毕业设计、课程设计、期末/期中/大作业、工程实训、大创等学科竞赛比赛、初期项目立项、学习/练手等方面中 可借鉴此优质项目实现复刻,也可基于此项目来扩展开发出更多功能 #注 1. 本资源仅用于开源学习和技术交流。不可商用等,一切后果由使用者承担 2. 部分字体及插图等来自网络,若是侵权请联系删除,本人不对所涉及的版权问题或内容负法律责任。收取的费用仅用于整理和收集资料耗费时间的酬劳 3. 积分资源不提供使用问题指导/解答
帝国CMS模板7.0会员控制面板模板GBK,UTF8双版本.zip 帝国CMS模板7.0会员控制面板模板GBK,UTF8双版本.zip 帝国CMS模板7.0会员控制面板模板GBK,UTF8双版本.zip
ffmpeg7.0 Android库
ffmpeg7.0 Android 库
Bios Acer 掠夺者2023款
Bios Acer 掠夺者2023款
基于CH32的全屋灯光智能控制系统源代码(项目分享-小白练手项目)
基于CH32的全屋灯光智能控制系统源代码(项目分享-小白练手项目)
23级虚拟现实技术一班 2024-2025学年贫困认定.zip
23级虚拟现实技术一班 2024-2025学年贫困认定.zip
23级虚拟现实技术一班   2024-2025学年贫困认定.zip